1. Tema 1: Introducció
2. 1.1 Evolució de la indústria de semiconductors
3. 1.2 Naixement de la tecnologia CMOS
4. 1.3 Com és un transistor MOS?
5. Tema 2: Tipus de circuits VLSI
6. 2.1 El concepte d’ASIC
7. 2.2 Tipus d’ASICs
8. 2.2.1 Full Custom
9. 2.2.2 Standard Cells
10. 2.2.3 Gate Arrays
11. 2.2.3.1 Channeled Gate Arrays
12. 2.2.3.2 Channelless Gate Arrays
13. 2.2.3.3 Structured Gate Arrays
14. 2.2.4 PLDs
15. 2.2.5 FPGAs
16. 2.2.5.1 LEs d’Altera
17. 2.2.5.2 CLBs de Xilinx
18. 2.2.5.3 Una família d’FPGAs a fons
19. Tema 3: Metodologia de disseny
20. 3.1 Pautes per un bon estil de disseny
21. 3.1.1 Disseny top-down
22. 3.1.2 Disseny bottom-up
23. 3.2 Per què disseny top-down?
24. 3.3 Separació de l’algorisme de control de l’Arquitectura
25. 3.4 Algorithmic State Machines
26. 3.4.1 Introducció
27. 3.4.2 Síntesis a partir d’una ASM
28. 3.4.3 Problemes de disseny
29. 3.5 Exemples de disseny Top-Down
30. Tema 4: Què passa al món real?
31. 4.1 Paràmetres de rendiment de les famílies de CIs
32. 4.1.1 Càrregues d’entrades i sortides
33. 4.1.2 Marges de soroll
34. 4.1.3 Retards físics
35. 4.3 Condensadors de desacoplament. Per què?
36. 4.4 El senyal de rellotge
37. 4.5 La importancia del test
38. 4.5.1 Boundary-Scan Test
39. 4.5.2 JTAG
40. Tema 5: Llenguatge VHDL(pràctiques)
41. A) INTRODUCCIÓ AL LLENGUATGE VHDL.
42. 1) Què és VHDL? Origen Històric. Quins són els standards que el defineixen?
43. 2) On s’aplica el llenguatge VHDL?
44. 2.1 Implementació de Hardware, tant de ASIC com de lògica programable.
45. 2.2 Especificació de sistemes.
46. 3) Diferents estils d’escriure codi en VHDL.
47. 3.1 Diferents nivells d’abstracció en el disseny d’un sistema electrònic:Layout, lògic, RTL i Behavioral.
48. 3.2 Utilització de la descripció RTL: síntesis.
49. 3.3 Utilització de la descripció Behavioral: Estímuls (test), parts standards del nostre disseny o especificacions de sistemes.
50. 4) Elements constructius bàsics de VHDL
51. 4.1 Entitats: descripció externa d’un disseny.
52. 4.2 Arquitectures: descripció interna d’un disseny.
53. 4.3 Altres Unitats de disseny.
54. 4.4 Estructura d’un disseny en VHDL.
55. 5) Per què utilitzar VHDL?
56. B) SENYALS , TIPUS DE DADES I OPERADORS.
57. 1) Concepte de tipus de dades.
58. 2) Tipus de dades predefinits.
59. 3) Assignació de senyals.
60. 3.1 Sentència d’assignació de senyals.
61. 3.2 Driver d’un senyal.
62. 3.3 Problema: Multiples drivers=més d’una assignació per a un mateix senyal.
63. 4) Arrays.
64. 5) Concatenació (&) i agregats .
65. 6) Definició de nous tipus.
66. 7) Lògica multivaluada.
67. 7.1 Necessitat de la lògica multivaluada.
68. 7.2 Com permetre multiples drivers?
69. 8) Opeadors lògics.
70. 9) Operadors relacionals.
71. 10) Operadors aritmètics.
72. C) SENTÈNCIES CONCURRENTS I SEQÜENCIALS.
73. 1) Sentències concurrents.
74. 2) El process
75. 2.1 Sintaxis d’un process.
76. 2.2 Llista de sensitivitat d’un process.
77. 2.3 Execució d’un process.
78. 3) Sentències utilitzades dins un process
79. 3.1 La sentència If.
80. 3.2 La sentència Case.
81. 3.3 For Loop.
82. 4) Com expressar un process i la sentència wait:
83. 4.1 Diferents maneres d’expressar un process.
84. 4.2 Altres formes de la sentència wait.
85. 5) Més detalls sobre els process:
86. 5.1 Dins un process no hi ha “multiple driver”.
87. 5.2 Llista de sensitivitat incompleta.
88. 5.3 Concurrència de processos.
89. 5.4 Múltiples crides en un process.
90. 6) Crides a procediment.
91. 7) Les variables.
92. D) TÈCNIQUES DE DISSENY EN VHDL.
93. 1) Lògica combinacional
94. 1.1 Equacions booleanes.
95. 1.2 Sentència when-else (condicional concurrent).
96. 1.3 Sentència with-select-when (selecció concurrent).
97. 1.4 Instanciació de components. Sentència for-generate (Instanciació d’arrays de components per a busos)
98. 2) Registres en VHDL.: com detectar un senyal de rellotge?
99. 2.1 Forma Wait.
100. 2.2 Forma If (process amb llista de sensitivitat)
101. 2.3 Com incloure un reset assíncron,
102. 2.4 Presència de “latxos ” en un disseny: com introduir-los i com evitar-los.
103. 3) Operacions amb vectors.
104. 3.1 Overloading.
105. 3.2 Packages numèrics.
106. 3.3 Representació dels nombres enters.
107. 4) Comptadors.
108. 5) Màquines d’estats utilitzant VHDL.
109. 6) Com fer grans dissenys?
110. 6.1 Disseny Modular.
111. 6.2 Parametrització de components.
112. 6.3.Partició d’un disseny: packages i llibreries
113. 6.4 Creació de dissenys modulars: procediments i funcions.
114. 6.5 Verificadors (Test Benches).
115. E) INTRODUCCIÓ AL DISSENY AMB ALTERA.
116. 1) MAX+PLUS II.
117. 1.1 Introducció.
118. 1.2 Procés de disseny amb MAX+PLUS II.
119. 2) LLIBRERIA DE COMPONENTS PARAMETRITZATS (LPM).
120. 2.1 Introducció.
121. 2.2 Què és?
122. 2.3 Implementant funcions LPM.
123. 3) EXEMPLES EN VHDL.
124. 3.1 Conversió d’un valor hexadecimal a un valor std_logic.
125. 3.2 Busos tri-state i bidireccionals.
126. 3.3 Sumador.
127. 3.4 FF tipus D amb senyal d’enable.
128. 3.5 Registre utilitzant components LPM.
129. 3.6 Comptador behavioral.
130. 3.7 Comptador utilitzant LPM.
131. 3.8 Com crear un disseny modular utilitzant VHDL.